要旨

再構成可能デバイスとして，FPGA(Field Programmable Gate Array)の利用が広まっていますが，実際に大きな回路を実装しようとするとクロック分配にまつわる様々なタイミング制約問題が生じ，設計を難しくしています．そこで，グローバルクロックを使わない非同期式回路技術を組み合わせることで，大規模FPGAの設計を容易化する研究を進めています．

Recently, FPGAs (Field Programmable Gate Array) are used in various fields and applications. It is, however, not so easy to implement large designs on FPGAs due to complicated timing constraints needed for global clock distribution. This research focuses on an “asynchronous” (or global-clock-less) reconfigurable mechanism to connect smaller synchronous blocks, which can potentially avoid such global clock distribution problems of large designs.